为什么原来说7nm是半导体工艺的极限，但现在又被突破了？
在半导体行业，所谓工艺极限是特定而相对的，特定指的是7nm极限是在半导体FinFET工艺下的物理极限；而相对的意思是每次遇到瓶颈的时候，工业界都会引入新的材料或结构来克服传统工艺的局限性。
10年前我们遇到了65nm的工艺极限，工业界引入了HKMG，用High-K介质取代了二氧化硅。
5年前我们遇到了22nm的工艺极限，工业界发明了FinFET和FD-SOI，前者用立体结构取代平面器件来加强栅极的控制能力，后者用氧化埋层来减小漏电。
现在7nm是新的工艺极限，工业界使用了砷化铟镓取代了单晶硅沟道来提高器件性能。
当然这里面的代价也是惊人的，每一代工艺的复杂性和成本都在上升，现在还能够支持最先进工艺制造的厂商已经只剩下Intel、台积电、三星和GlobalFoundries了。
至于7nm以下，就要依赖极紫外(EUV)光刻机了。
现在的技术不是在不断发展，芯片的制造会越来越精致精细。芯片的制程在不断地缩小，这就说明芯片的面积在不断地变小。现在又要把CPU的面积做大，不是在增加成本，又再走回原来的路。所以不可能把CPU在做大。
1. CPU是可以制定尺寸的，成本的高低是重要的因素。
首先必须举个例子来说明，加入有一个一定大小的晶圆，用22nm的工艺切出来的芯片肯定少于用16nm工艺切出来的芯片数量。这就说明了芯片的面积越小，晶圆的利用率就在增大，那么制作芯片的成本就在降低。还有晶圆的雕饰是属于很精密的技术，那么出来的合格的数量越多，那么也会降低成本，小芯片也因此避开了瑕疵这一问题。
2. 成本原因是一方面，但是影响芯片大小的还有功耗问题。
现在假设把CPU做大，那么就以为这里面要塞更多的芯片，而且现在的芯片越来越小，那么安装的芯片就会更多，那么每个芯片都是有功耗的，也就是说，这样会造成功耗直线飙升。这样还要考虑散热问题，如果没有完善的散热装置，那么随着电脑的厚度增加，死机问题会严重，还有电源该如何满足这样的大能耗。
3. 芯片是可以做大的，大的芯片也是存在的，但是没有这个必要。
像最新的ryzen，这个CPU就有手掌那么大，性能却是会比较高，但是现在已经属于CPU性能过剩了，所以就没有这个必要了。还有过大一定会造成核心之间的矛盾，高速缓存和核心之间产生了延迟性，降低了CPU原本该有的性能。而且不考虑把电脑变大，也就是说现在的电脑主机就那么大，主板也会只有那么大，CPU造大了，如何设计主板位置安放呢，电路的设计怎么办呢？
现在技术都在进步，更好的支撑和晶体管技术必将会带来更优秀更精致的CPU。
芯片一直是一个热点话题，虽然很多人都是门外汉，但是众所周知，7nm制程工艺最逼近硅基半导体工艺的物理极限。不过，这也仅仅是受先前技术条件限制的现实数据，随着技术的发展，其极限远超乎我们的想象。
1、从物理极限这个定义上看
从芯片的制造来看，7nm就是硅材料芯片的物理极限。但是，极限本来是一个数学术语，广义的极限指的是“无限靠近且永远不能到达”的意思。所以理论上来看，7nm工艺并非半导体工艺的极限，随着科技的发展，后面还依次有5nm工艺、3nm工艺。
2、从芯片的技术层面来看
据了解，由于芯片上集成了若干个的晶体管，按照现阶段的技术条件来看晶体管的栅长一旦低于7nm、晶体管中的电子就很容易产生量子隧穿效应，这会给芯片制造商带来巨大的挑战。不过，据业内人士分析，台积电的3nm制程，很可能才是在摩尔定律下最后的工艺节点。
总之，缩短晶体管栅极的长度也就是缩小芯片的物理极限可以使CPU集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减CPU的硅片成本。而技术的发展过程中，芯片的物理极限不会是一个固定值。
本人从事的就是半导体器件行业，我想表达一下我的看法，欢迎大家留言讨论哟
言归正传，从题目来看我想纠正一下概念，在半导体产业类似于14nm,10nm,7nm等属于半导体制程，而半导体工艺一般指类似于FINFIT的半导体工艺，具体工艺路线划分见下图。
理清了概念接下来就目前制程及未来发展情况进行探讨。
1.摩尔定律是否仍然适用？
当价格不变时，集成电路上可容纳的元器件的数目，约每隔18~24个月便会增加一倍，性能也将提升一倍。这就是摩尔定律的大概内容。
单位面积内晶体管数量翻倍并不意味着制程就要缩小一半，缩小一半的话单位面积晶体管数量就翻了4倍，所以如果要保证两倍的成长，那么整代升级应该乘以0.7。所以从14nm到10nm，以及后面从10nm到7nm，都是遵循了摩尔定律的整代升级。
正常来说制程升级应该是45nm—32nm—22nm—14nm—10nm，也就是经典的Tick Tock，著名大厂intel采取的就是此类路线。
综上从理论上来说摩尔定律仍适用于之后的5nm,3nm。
2.为何7nm让intel迟迟推迟？
我们在这不谈台积电的7nm量产是因为台积电主要代工手机cpu,手机和电脑在cpu端是不同的难度也远远不同。只有当intel大规模量产7nm才算正真的解决了这方面问题。
目前7你nm存在的困难有几点1.光刻机的限制 2.晶体管架构 3.沟道材料
首先光刻机在ASML最新的EUV技术下解决了，但数量少不够大家分的，其次是工艺，现在采用的都是FinFET，它的全称是“鳍式场效晶体管”，简单说来就是讲栅极之间的绝缘层加高，来增强绝缘效果减少漏电现象。说起来简单其实困难还是不少的，最后是材料
在进入7nm工艺时，半导体中连接PN结的沟道材料也必须要作改变。由于硅的电子迁移率为1500c㎡/Vs，而锗可达3900c㎡/Vs，同时硅器件的运行电压是0.75~0.8V，而锗器件仅为0.5V，因而锗被认为是MOSFET晶体管的首选材料，但是近来，III-V族材料开始受到厂商的更多关注。III-V族化合物半导体拥有更大的能隙和更高的电子迁移率，可以让芯片承受更高的温度并运行在更高的频率上。且现有硅半导体工艺中的很多技术都可以应用到III-V族材料半导体上，因此III-V族材料也被视为取代硅的理想材料。
所以以目前intel在电脑端的占有率想用新制程取代旧的需要极大的数量和稳定性，目前不足的设备和有待改进的技术使得intel不急于使用最新制程。
从上图看Intel的10nm晶体管达到了100.8MTr/mm2全面胜过台积电和三星的10nm制程，甚至比台积电和GF的第一批7nm DUV都要更好。
3.未来发展
从目前7nm就遇到的阻力看下一代5nm会遇到更多问题，首先就是结构上的优化。
上图是IBM联盟展示了沿着从源级（source）到漏级（drain）方向90度切开的晶体管横截面，可以看到FinFET工艺上Channel是直立的，就如同鳍片的造型，将这些鳍片90度放到后，就变成了Nanowire的形状。这也是IBM提出的将FinFET 90度放倒”的扁平堆栈化结构。这也为下一代结构提供了一定的思路。
总结：随着摩尔定律逐渐逼近极限，随着而来的问题需要工程师甚至科学家一起推动解决，半导体产业作为现代科技的一颗明珠，我希望各个厂商能协同共进推动未来更好发展。
作为一个半导体从业人员来解释一下吧，问题其实没有说明白为啥7纳米是个极限，半导体芯片是在硅片上集成无数晶体管，这点大家都知道，而是怎么做到的呢？使用光来进行蚀刻而成的，这当中很多概念，首先，蚀刻需要把不需要的地方蚀刻，把需要的保留，形成立体的晶体管，这需要引入石英mask和紫外曝光的概念，简单说，紫外线通过石英玻璃上面的图形，穿过图形的镂空部分，照射到涂有但凡遇到紫外线就会硬化的一种化学材料，光阻，然后硬化的部分被蚀刻液给保护保留了下来，这就是蚀刻，那么问题来了，为啥说7纳米是极限，是因为紫外线也是波，但凡波都有波峰波谷波长，而为了制作7纳米工艺，需要石英mask上的图形镂空的尺寸进一步缩小，小到紫外线都无法穿过，所以，现在都在引入极紫外，来突破这一极限，但是这种制程总会遇到物理极限的，除非完全革命性的制造思路。
7纳米是制造工艺极限，再小的话，难度就越大，难度越大，相应的时间和成本就越大，量产的话就更困难
5纳米甚至3纳米才是物理极限
多年前，很多人认为7nm将会是半导体工艺的极限，还有人曾认为14nm也将是工艺的极限，但是随着技术的进步，这些过去我们认为不可能突破的半导体工艺节点都被突破了，22nm时代英特尔引入了3D晶体管概念，而7nm和5nm时代，EUV极紫外光刻机也发挥了至关重要的作用，所以半导体工艺的极限也是在技术的进步下不断更新的。
不管是材料的限制也好，光刻机的限制也罢，当我们说某个工艺到了极限的时候，我们其实是在说在现有的结构、材料和设备下到了极限。然而每次遇到瓶颈的时候，工业界都会引入新的材料或结构来克服传统工艺的局限性。当然这里面的代价也是惊人的，每一代工艺的复杂性和成本都在上升，华为的7nm芯片仅仅是流片就花费了3000万美元，所以先进工艺的代价越来越大，现在还能够支持最先进工艺制造的厂商已经只剩下英特尔、台积电和三星等几家厂商了。
那么，既然7nm工艺还没有到极限，未来半导体工艺的极限又在哪里呢？可能会是光刻。光刻的意思是把电路画到芯片上。在一整套半导体制作流程里，一半的成本花费在光刻。7nm往下走，用现有的光刻技术，光刻的工序要加至少4倍的量。如今5nm芯片的成本已经达到了很高的程度，如果到了3nm或者1nm节点，芯片或许不是做不出来，只是成本会高到难以承受的地步，无法实现商业化，所以现有的EUV光刻机还需要不断地进化改进，甚至还要引入石墨烯等新材料才行。
7nm 以下需要超级紫光EVU蚀刻，
1.根据波粒二象性，光波也是粒子有大小的，一旦孔隙只能通过单个光子的时候就会发生衍射现象，就是说粒子会一分为二，到时候蚀刻出来的板子就是两套不同排列组合的叠影
2.就像学校学的小孔成像一样，一旦那个孔缝比光波还窄的话你还怎么通过怎么去蚀刻？哎呀编不下去了！别打我
3.光子隧穿，当工艺达到1nm的时候，由于栅格板(挡光子用的)太薄容易发生击穿效应。好比过滤用的膜失效了，东西全漏下去了。感觉自己越说越乱了咧大家还是去看专家的解释吧！
很高兴能够看到和回答这个有趣的问题！
科技发展日新月异，谁也无法保证某些看似盖棺定论的结论无法取得新的理论发展或者技术发展，7nm芯片技术的发展也是这样的道理！
为什么原来说7nm是半导体工艺的极限，但现在又被突破了？
7nm技术已经接近硅半导体的物理极限。后来媒体也报道，7nm不是半导体生产的极限方法，其次是5nm、3nm和5nm，都没有超过硅半导体的极限。极限必须是一个数学术语。广义上讲，就是 "永远无法实现的无限集成"。因此，由于7nm是连续的5nm、3nm，"为什么7nm是半导体工艺的极限技术，但现在已经被克服了"，更准确地说，"为什么7nm是半导体工艺的极限技术，现在有5nm、3nm技术......"
硅芯片技术从一开始就以摩尔定律为基础。但摩尔定律不是物理定律，而是一种意识形态或解释。
正如摩尔定律所说，半导体技术不可能永远发展下去。但是，为了尽可能的符合摩尔定律，研究人员还是在努力寻找硅胶等替代品，不断提高晶体的集成度和性能。那么我们将把未来的硅胶替代材料作为新的半导体材料。
晶体收集了太多的晶体管。晶体管控制电流，不能从源头切换到源头。
晶体管从源头到源头，再从源头到源头。随着晶体管尺寸的减小，源头和源头之间的路径减少。当通道缩小到一定程度时，量子隧道效应就会变得容易。晶体管失去了开关功能，没有逻辑电路。2016年，当媒体在网络上发表了一篇文章，"制造商利用现有的硅材料，7纳米以下的晶体管，电子晶体管很容易出现量子隧道。这对芯片厂商来说是小菜一碟。好事。问题"。因此，7纳米技术的可能性超过了硅芯片技术的物理极限。
硅芯片技术从一开始就以摩尔定律为基础。但摩尔定律不是物理定律，而是一种意识形态或解释的现象。正如摩尔定律所说，半导体技术不可能永远发展下去。但是，为了尽可能的符合摩尔定律，研究人员还是在努力寻找硅胶等替代品，不断提高晶体的集成度和性能。那么我们将把未来的硅胶替代品作为新的半导体材料。
无论如何，由于FinFET技术理论上很容易超过7nm（需要考虑生产和成本），我们很多人很快就会看到7nm的产品，5nm 3nm的产品至少在几年之内。这已经成为了科学家们的共识，众多科学家正在加大科研力度，力求突破理论的限制，开创芯片发展新天地！
目前，5nm芯片的价值与3nm、1nm节点的价值一样高，但这可能是不可能的，但成本会高于商业价值，所以现有计算机需要不断改进。即使在石墨等新材料出现之前。
以上便是我的一些见解和回答，可能不能如您所愿，但我真心希望能够对您有所帮助！不清楚的地方您还可以关注我的头条号“每日精彩科技”我将竭尽所知帮助您！
码字不易，感觉写的还行的话，还请点个赞哦！
感谢您的阅读！
【为何曾经说7nm是半导体芯片的极限，为何现在都在量产5nm工艺了呢】
在半导体领域，有一个特别关键性的定律——摩尔定律。我们看看摩尔定律是怎么规定的？
当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍。
这个内容似乎也没有提到7nm工艺是极限呢，这里涉及到一个问题，那就是这里提到的XX nm，实际上就是晶体管栅极的宽度，也被称为栅长。
而我们芯片中的栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管；其实如何控制栅长长度，这是非常必要，且需要我们控制的内容。但是，栅长大于7nm的时候，能够一定程度上解决漏电问题；不过，如果晶体管栅长一旦低于7nm，晶体管中的电子就很容易产生隧穿效应，这就是为何大家认为7nm是极限。
实际上，之前的工艺都遵循摩尔定律，但是随着我们在技术方面的不断提升，摩尔定律似乎在被打破了。
其实，比如现在的台积电已经在量产5nm工艺制程了，并且台积电未来的3nm工艺，台积电表示进展顺利，有望在2021年试产、2022年量产；2nm工艺预计2024年投产。
关键是台积电全球营销主管Godfrey Cheng表示摩尔定律实际上被误称为一种定律，因为它更准确地将其描述为历史观察和未来预测半导体器件或芯片中晶体管数量的指导。
所以，摩尔定律实际上是一种预测和观察，并不能说摩尔定律已经是极限了。其实，这并非是所谓的极限，极限本身就是一个数学术语，因此也不能够说摩尔定律是错的，只能说，摩尔定律它更多的是走入了一个更高深的境界。
其实，科研总是走在实用之前很多年的。但是从实用的角度来讲，其实再往下没多大必要。
然而我们说的7nm并不是工艺极限，而是物理极限。
所谓的工艺极限，就是现有的结构、材料和设备到了极限。然而每次遇到工艺瓶颈的时候，工业界大力创新来克服传统工艺的局限性。当然每一次的突破都是巨大的，无论是工艺的复杂性还是成本的花费都在上升，所以现在能够继续突破工艺瓶颈的厂商已经只剩下三家了，分别为财大气粗，科技积累发达的Intel、台积电、三星。
之所以把7nm定为物理极限，因为到了7nm节点，即使是finfet也不足以在保证性能的同时抑制漏电。其实要做个小于7nm的器件并不难，但是一旦硅晶体管小于7nm，隔不了几层原子遂穿，这就导致漏电，所以即使花大力气做出来了也没法用。从这个意义上来讲，如果要做小于7nm的，必然要对硅本身进行改性，比如锗掺杂，改变晶格参数。
除了漏电问题之外，一旦小于7nm，除非材料变换，不然根本控制不了功耗，会导致手机发热严重，而且目前光刻的难度也越来越大，现在各家都在搞3d堆叠，工艺不变小不代表性能不提升，芯片研发主要分为设计和制造工艺两大块，现在来看，设计反而是比较容易的事情，而制造工艺门槛越来越高，优势企业的垄断地位越发明显。
说明科技是在不断的进步，那么人的认知也将随之发生改变，科技发展本身没有极限，是无限向前发展的